--- 7.5/2024-10-01T06:17:08Z/2024-09-02T00:00:00Z/nm-bsd-ot14.txt	Tue Oct  1 16:40:11 2024
+++ 7.5/2024-10-01T06:17:08Z/2024-09-03T00:00:00Z/nm-bsd-ot14.txt	Tue Oct  1 19:19:05 2024
@@ -14219,29 +14219,29 @@ ffffffff81750950 T hvs_free_ccbs
 ffffffff81751000 T virtio_device_string
 ffffffff81751040 T virtio_reset
 ffffffff817510a0 T virtio_reinit_start
-ffffffff817511f0 T virtio_init_vq
-ffffffff81751420 T virtio_reinit_end
-ffffffff81751440 T virtio_check_vqs
-ffffffff81751590 T virtio_check_vq
-ffffffff81751680 T virtio_alloc_vq
-ffffffff81751af0 T virtio_free_vq
-ffffffff81751c50 T vq_alloc_entry
-ffffffff81751c90 T vq_free_entry
-ffffffff81751cd0 T virtio_enqueue_prep
-ffffffff81751d30 T virtio_enqueue_reserve
-ffffffff81752020 T virtio_enqueue_abort
-ffffffff817520d0 T virtio_enqueue
-ffffffff817521c0 T virtio_enqueue_p
-ffffffff81752240 T virtio_enqueue_commit
-ffffffff81752520 T virtio_enqueue_trim
-ffffffff81752640 T virtio_dequeue
-ffffffff81752770 T virtio_dequeue_commit
-ffffffff81752820 T virtio_postpone_intr
-ffffffff81752910 T virtio_nused
-ffffffff81752990 T virtio_postpone_intr_smart
-ffffffff81752a90 T virtio_postpone_intr_far
-ffffffff81752b80 T virtio_stop_vq_intr
-ffffffff81752c60 T virtio_start_vq_intr
+ffffffff817511e0 T virtio_init_vq
+ffffffff81751410 T virtio_reinit_end
+ffffffff81751430 T virtio_check_vqs
+ffffffff81751580 T virtio_check_vq
+ffffffff81751670 T virtio_alloc_vq
+ffffffff81751ae0 T virtio_free_vq
+ffffffff81751c40 T vq_alloc_entry
+ffffffff81751c80 T vq_free_entry
+ffffffff81751cc0 T virtio_enqueue_prep
+ffffffff81751d20 T virtio_enqueue_reserve
+ffffffff81752010 T virtio_enqueue_abort
+ffffffff817520c0 T virtio_enqueue
+ffffffff817521b0 T virtio_enqueue_p
+ffffffff81752230 T virtio_enqueue_commit
+ffffffff81752510 T virtio_enqueue_trim
+ffffffff81752630 T virtio_dequeue
+ffffffff81752760 T virtio_dequeue_commit
+ffffffff81752810 T virtio_postpone_intr
+ffffffff81752900 T virtio_nused
+ffffffff81752980 T virtio_postpone_intr_smart
+ffffffff81752a80 T virtio_postpone_intr_far
+ffffffff81752b70 T virtio_stop_vq_intr
+ffffffff81752c50 T virtio_start_vq_intr
 ffffffff81753000 T vio_match
 ffffffff81753030 T vio_attach
 ffffffff817536c0 T vio_alloc_dmamem
@@ -18678,37 +18678,38 @@ ffffffff819c4030 T xspd_attach
 ffffffff819c4240 T xspd_intr
 ffffffff819c5000 T virtio_pci_match
 ffffffff819c5080 T virtio_pci_attach
-ffffffff819c5510 T virtio_pci_detach
-ffffffff819c5600 T virtio_pci_kick
-ffffffff819c5650 T virtio_pci_read_device_config_1
-ffffffff819c5680 T virtio_pci_read_device_config_2
-ffffffff819c56b0 T virtio_pci_read_device_config_4
-ffffffff819c56e0 T virtio_pci_read_device_config_8
-ffffffff819c5770 T virtio_pci_write_device_config_1
-ffffffff819c57a0 T virtio_pci_write_device_config_2
-ffffffff819c57d0 T virtio_pci_write_device_config_4
-ffffffff819c5800 T virtio_pci_write_device_config_8
-ffffffff819c5870 T virtio_pci_read_queue_size
-ffffffff819c58f0 T virtio_pci_setup_queue
-ffffffff819c5c60 T virtio_pci_get_status
-ffffffff819c5cd0 T virtio_pci_set_status
-ffffffff819c5e40 T virtio_pci_negotiate_features
-ffffffff819c5fa0 T virtio_pci_poll_intr
-ffffffff819c6020 T virtio_pci_find_cap
-ffffffff819c61f0 T virtio_pci_attach_10
-ffffffff819c66c0 T virtio_pci_attach_09
-ffffffff819c6830 T virtio_pci_adjust_config_region
-ffffffff819c68e0 T virtio_pci_setup_msix
-ffffffff819c6ce0 T virtio_pci_legacy_intr
-ffffffff819c6db0 T virtio_pci_legacy_intr_mpsafe
-ffffffff819c6e60 T virtio_pci_free_irqs
-ffffffff819c7110 T virtio_pci_negotiate_features_10
-ffffffff819c73b0 T virtio_pci_msix_establish
-ffffffff819c7490 T virtio_pci_set_msix_queue_vector
-ffffffff819c7510 T virtio_pci_set_msix_config_vector
-ffffffff819c7550 T virtio_pci_config_intr
-ffffffff819c7590 T virtio_pci_shared_queue_intr
-ffffffff819c75a0 T virtio_pci_queue_intr
+ffffffff819c5660 T virtio_pci_detach
+ffffffff819c5750 T virtio_pci_kick
+ffffffff819c57a0 T virtio_pci_read_device_config_1
+ffffffff819c57d0 T virtio_pci_read_device_config_2
+ffffffff819c5800 T virtio_pci_read_device_config_4
+ffffffff819c5830 T virtio_pci_read_device_config_8
+ffffffff819c58c0 T virtio_pci_write_device_config_1
+ffffffff819c58f0 T virtio_pci_write_device_config_2
+ffffffff819c5920 T virtio_pci_write_device_config_4
+ffffffff819c5950 T virtio_pci_write_device_config_8
+ffffffff819c59c0 T virtio_pci_read_queue_size
+ffffffff819c5a40 T virtio_pci_setup_queue
+ffffffff819c5d70 T virtio_pci_setup_intrs
+ffffffff819c5eb0 T virtio_pci_get_status
+ffffffff819c5f20 T virtio_pci_set_status
+ffffffff819c6090 T virtio_pci_negotiate_features
+ffffffff819c61f0 T virtio_pci_poll_intr
+ffffffff819c6270 T virtio_pci_set_msix_queue_vector
+ffffffff819c62f0 T virtio_pci_set_msix_config_vector
+ffffffff819c6330 T virtio_pci_find_cap
+ffffffff819c6500 T virtio_pci_attach_10
+ffffffff819c69d0 T virtio_pci_attach_09
+ffffffff819c6b40 T virtio_pci_adjust_config_region
+ffffffff819c6bf0 T virtio_pci_setup_msix
+ffffffff819c6e00 T virtio_pci_legacy_intr
+ffffffff819c6ed0 T virtio_pci_legacy_intr_mpsafe
+ffffffff819c6f80 T virtio_pci_free_irqs
+ffffffff819c7140 T virtio_pci_negotiate_features_10
+ffffffff819c73e0 T virtio_pci_msix_establish
+ffffffff819c7560 T virtio_pci_config_intr
+ffffffff819c75a0 T virtio_pci_shared_queue_intr
+ffffffff819c75b0 T virtio_pci_queue_intr
 ffffffff819c8000 T dwiic_pci_match
 ffffffff819c8030 T dwiic_pci_attach
 ffffffff819c8410 T dwiic_pci_activate
@@ -42192,18 +42193,18 @@ ffffffff82833000 r isomappings
 ffffffff82833080 r unimappings
 ffffffff82833230 r replacements
 ffffffff82836abc r apollo_pio_rec
-ffffffff828848c5 r apollo_udma33_tim
-ffffffff82899fbe r pp_r600_decoded_lanes
-ffffffff828d1084 r cmd680_setup_channel.udma_tbl
-ffffffff828d9665 r apollo_udma100_tim
-ffffffff828d966b r cmd0646_9_tim_udma
-ffffffff828e7f51 r substchar
-ffffffff8293f6e6 r apollo_udma133_tim
-ffffffff8293f6ed r apollo_udma66_tim
-ffffffff8293f717 r cy_pio_rec
-ffffffff82945000 R drm_ca
-ffffffff82945028 R drm_filtops
-ffffffff82945058 R drmread_filtops
+ffffffff828848d8 r apollo_udma33_tim
+ffffffff82899fe4 r pp_r600_decoded_lanes
+ffffffff828d10df r cmd680_setup_channel.udma_tbl
+ffffffff828d96c0 r apollo_udma100_tim
+ffffffff828d96c6 r cmd0646_9_tim_udma
+ffffffff828e7fac r substchar
+ffffffff8293f751 r apollo_udma133_tim
+ffffffff8293f758 r apollo_udma66_tim
+ffffffff8293f782 r cy_pio_rec
+ffffffff82945070 R drm_ca
+ffffffff82945098 R drm_filtops
+ffffffff829450c8 R drmread_filtops
 ffffffff82946000 r vga_emulops
 ffffffff82946048 R vga_stdscreen
 ffffffff82946078 R vga_stdscreen_mono